Aptix stellt System-on-Chip Explorer(TM) Pro-V vor - Komplettes 1,2 Mio. ASIC-Gate Chip Prototyp-System

San Jose, Kalifornien (ots-PRNewswire) - Heute stellte Aptix System-on-Chip Explorer(TM) Pro-V vor, eine komplette vorgefertigte Lösung für die Prototyp-Anfertigung und die Emulation von großen System-on-Chip (SoC) ICs und ASICs.

System-on-Chip Explorer(TM) Pro-V, entwickelt für System-, Hardware- und Software-Ingenieure, die die Emulation von mehr als einer Mio. Gates für benötigte logische Schritte brauchen, bietet bis zu 1,2 Mio. logischer Gates und 1 Megabit an eingebetteter Block-RAM Speicherung, um Designteams die Möglichkeit zu geben, Prototypen schnell für die Verifikation ihrer System-on-Chip Designs zu konfigurieren. Da die Datenkapazität für typische Designs auf den realen logischen Gates und Speichern basiert, ist das Systemrating äquivalent zu Mainframe-Emulationssystemen mit Datenraten von 2 Mio. logischen "Emulations"-Gates plus 3 Mio. Gates an Block-Memory, oder insgesamt 5 Mio. Emulations-Gates.

Das neue gebündelte System beinhaltet: einen Aptix System Explorer(TM) MP4; acht Module für Prototyp-Anfertigung mit Xilinx(R) Virtex(TM) 1000 FPGAs; die kürzlich vorgestellte Anwendung für hierarchische Partitionierung, Aptix Logic AggreGATEr(TM); Aptix Prototype Verification Services(TM) sowohl mit der Verilog(R) als auch der ModelSim(R) (mixed Verilog/VHDL) Ko-Simulationsschnittstelle; fünf Lizenzen für die Xilinx M1 Anordnungs- und Route-Hilfsprogramme, Training vor Ort und JumpStart(TM) Services von Aptix. Die Kombination der gro en Anzahl der verfügbaren "realen" logischen Gates mit dem gebündelten System bietet den Kunden deutliche Kosteneinsparungen bei Entwicklungszeit und Technik. Zusätzliche Beratungs- und Design-Dienste, die von der individuellen Modul-Entwicklung bis zu schlüsselfertigen Design-Prototyp-Mapping-Diensten reichen, sind von Aptix erhältlich.

"Unsere Systeme verwenden die neueste FPGA-Technologie. Die neuen FPGAs mit der hohen Anzahl an Gates von Xilinx machen unsere Systeme höchst vorteilhaft für eine große Breite an Anwendungen, wie Networking, Multimedia und Datenverarbeitung bei hohen Geschwindigkeiten," bemerkte Ralph Zak, Vice President für Marketing bei Aptix. "Früher waren diese Märkte die Domäne von Mainframe IC Emulationssystemen. Die hohen Leistungslevel innerhalb der Schaltkreise, das schnelle und einfache Mapping komplexer Designs in das System und die deutlich niedrigeren Besitzkosten machen unsere Lösung zu einer sehr attraktiven Alternative für diese Märkte."

System Features

Wie alle anderen Explorer-Produkte von Aptix ist die neue System-on-Chip Explorer Pro-V vollständig vom Nutzer konfigurierbar. Die Kunden können die Prototyping-Module überall auf dem System ablegen und FPGA-Module mit anderen Komponenten, inklusive IP-Blocks, kombinieren. Die voreingestellten Konfigurationen, die einen zweiten System Explorer MP4 und zusätzliche, auf Virtex basierende Prototyping-Module verwenden, sind für Designs von bis zu 2 Mio. "realen" logischen Gates und 2 Megabits an Blockspeicher, entsprechend 10 Mio. Emulations-Gates, erhältlich.

System-on-Chip Explorer Pro-V basiert auf den von Aptix entwickelten Technologien FPIC(R) (Field Programmable Interconnect Component) und FPCB(R) (Field Programmable Circuit Board), die die revolutionäre Block-based Prototyping-Methode des Unternehmens möglich macht. ICs und Systeme werden mit physikalischen Komponenten emuliert, die die Blocks in dem Entwurf am besten repräsentieren -herkömmliche Logik in FPGAs und IP von Dritten entweder in FPGAs, verbundenen Silikonkernen oder schnellen Umkehr-Silikon-Gate-Anordnungen.

Die auf dem System-on-Chip Explorer PRO-V als Prototypen entworfenen Schaltkreise arbeiten typischerweise mit Geschwindigkeiten von 5 bis 20 MHz, was eine Verifikation vieler eingebetteter Anwendungen in Beinahe-Echtzeit ermöglicht. System I/O-und Bus-Geschwindigkeiten können bei 50MHz oder höher liegen. Mit diesen Betriebsgeschwindigkeiten ist die Hardware-Software Ko-Verifikation Realität geworden. Die Fehlerbeseitigung in den Hardware-Anteilen des Designs wird mit allerneusten Logik-Analyseprogrammen durchgeführt. Fehler in der Software werden mittels Emulationskapazitäten im Schaltkreis beseitigt.

Zugrunde liegende Methode

Die Block-based Prototyping-Methode von Aptix bietet einen Mechanismus zum unabhängigen Mapping und der Verifizierung individueller Designblocks, parallel zum Designgestaltungsverfahren. Da man nicht wartet, bis das gesamte RTL-Design abgeschlossen ist, beläuft sich die "Netto"-Entwicklungszeit eines Prototyps auf nur die wenigen Tage, die man braucht, um den zuletzt entwickelten RTL Block abzubilden und zu verifizieren.

Die Designs werden unter Verwendung der Software Logic AggreGATEr(TM) für das hierarchische Mapping von Verilog, EDIF oder XNF Design-Files in die Prototyp-Elemente konfiguriert (siehe die Produktankündigung vom 2. November 1998). Die Fehlerbeseitigung in diesen Designs ist einfach, weil das Mappingverfahren unter der interaktiven Kontrolle des Anwenders verbleibt und der natürlichen Hierarchie des Designs folgt; damit wird auch die Rückverfolgung von Designproblemen bis zur Source Netlist zu einem intuitiven Verfahren. Prototype Verification Services (PVS) bilden die Umgebung für die Ko-simulation und Vektor-Fehlerbeseitigung, um das Mapping des Designs in jedes Modul und das Regressionstestverfahren unter Verwendung der gleichen Testbenches, wie sie auch für das RTL-Design in Simulation verwendet werden, zu verifizieren. Die Explorer(TM) Software behandelt die Anordnung der Komponenten und Routing der Verbindungen in der System Explorer Hardware und ruft und programmiert auch automatisch die Logik-Analyseprogramme für die Fehlerbeseitigung im Entwurf.

Preisgestaltung und Verfügbarkeit

Das Paket System-on-Chip Explorer Pro-V ist im ersten Quartal 1999 in Fertigungsmengen erhältlich. Der Preis für das gebündelte System wird sich in den verschiedenen Regionen der Welt, abhängig von Support, Distribution und Betriebskosten leicht unterscheiden. Der Preis wird etwa $400 000 für komplette Systeme einschließlich Wartung im ersten Jahr betragen. Die Preise für replizierte Kopien der Hardware werden etwa 50 Prozent des Preises für Systempakete betragen. Diese gebündelte Konfiguration ist ab sofort auf Sun-Plattformen erhältlich. Ungebündelte Konfigurationen ohne die Ko-Simulation sind auf HP-Plattformen erhältlich.

Neben den mit größerer Kapazität ausgestattene Xilinx FPGAs erwartet Aptix einen ähnlichen Technologie-Sprung von Altera. Mit einer neuen Altera Version wird ein vergleichbares, mit höherer Kapazität ausgestattetes System-on-Chip Prototyping System, das Altera-Technologie verwendet, angeboten. Die Systemkapazität ist einfach mit neuen FPGA-Modulen aufrüstbar, da neue grö ere Komponenten verfügbar werden.

Aptix Corporation bietet eine Lösung für die Erstellung von Prototypen kompletter Systeme und System-on-chip-Entwürfen, zu denen Mikroprozessoren, DSPs, Speicher und ASIC-Elemente, angeschlossen an Echtzeit I/O-Schnittstellen gehören. Die System Explorer-Produkte des Unternehmens, die auf der eigenen Technologie für System-Prototyping basieren, bieten eine flexible, offene Architektur, die es Designteams ermöglicht, auf einfache Weise Fehler bei Hardware und Software gleichzeitig zu beseitigen.

Das Unternehmen ist in Privatbesitz und hat seinen Hauptsitz unter der Adresse 2880 North First Street, San Jose, Kalifornien 95134. Telephon: (USA) 408-428-6200, Fax (USA) 408-944-0646. Im Internet:
http://www.aptix.com.

Zur Beachtung: Aptix, das Aptix-Logo, FPIC und FPCB sind eingetragene Warenzeichen der Aptix Corp. System-on-Chip Explorer, System Explorer, Explorer, Logic AggreGATEr, Prototype Verification Services, JumpStart sind Warenzeichen der Aptix Corporation. Alle weiteren eingetragenen Warenzeichen und Warenzeichen sind Eigentum ihrer jeweiligen Besitzer.

ots Originaltext: Aptix Corporation
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Rückfragen bitte an:
Linda Lavin von Aptix Corp., Tel. (USA) 408-428-6297 oder
Marion Kenefick, Public Relations Beraterin für Aptix Corp.
Tel. (USA) 408-354-1183

Website: http://www.aptix.com

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